مقایسه¬کننده دینامیک باسرعت بالا و توان مصرفی پایین برای استفاده در مبدل¬های آنالوگ به دیجیتال کم مصرف
تکرار نام مولف :
علیرضا مهاجری
سال نشر :
1396
صفحه شمار:
37ص
یادداشت
چکیده
مقایسه¬کننده¬های دینامیک با سرعت بالا و توان مصرفی پایین یکی از بلوک¬های لازم در پیاده¬سازی اغلب مبدل¬های آنالوگ به دیجیتال کم مصرف هستند. در این گزارش یک مقایسه¬کننده¬ دینامیک دو دنباله بهبود یافته با سرعت بالا و توان مصرفی پایین ارائه شده است. ایده اصلی این مقایسه¬کننده، فعال کردن طبقه ورودی بعد از طبقه خروجی با یک تاخیر معین در فاز مقایسه به منظور افزایش سرعت تصمیمگیری وهمچنین کاهش ولتاژ تغذیه طبقه اول به منظور کاهش توان مصرفی است. مدار پیشنهادی در تکنولوژی CMOS0.18 µmو 90 nm پیاده¬سازی شده است. نتایج شبیه¬سازیدر تکنولوژی CMOS0.18 µm بیانگر این است که مقایسه¬گر پیشنهادی در ولتاژ تغذیه 1.8 V، ولتاژ مود مشترک ورودی 0.9 V و فرکانس کلاکی برابر 100 MHz، توان مصرفی 50.87 µW و تاخیر انتشاری برابر 175 ps داردکه به معنی بهبود 50% مشخصه PDP در مقایسه با یک مقایسه¬کننده دینامیک دو دنباله متعارف است و در تکنولوژی CMOS90 nm در ولتاژ تغذیه 0.9 V، ولتاژ مود مشترک ورودی 0.45 V با فرکانس کلاک مشابه، توان مصرفی مقایسه¬کننده پیشنهادی برابر 11.58 uW و تاخیر انتشار 26 ps می¬باشد و مشخصه PDP نیز 50% بهبود یافته است